求大神帮我看一下代码哪里有问题，这是用verilog写的sdram的数据模块

谁能帮我看一下这一段关于SDRAM的verilog代码首先由写SDRAM逻辑模块在上电延时后从SDRAM的0地址开始写入递增数据,随后通过内部FIFO依次送入SDRAM;SDRAM的所有地址写完...

但是如果当SDRAM需要进行刷新时,而SDRAM正在写数据,这两个操作之间怎么进行协调呢...请看下图: 只给一个状态机的图,Kevin还是觉得不够说明问题,再上一个模块之间...

Altera官方的SDRAM模块源代码,VerilogHDL a26682407142011-08-28上传 Altera官方的SDRAM模块源代码,可以直接用,包括仿真文件资源积分:10分 下载次数:34 资源类型:...

一路艰辛调试特权同学Verilog读写SDRAM实验,终于通了...下算可以下定论了,原来我板子上的SDRAM果然有问题...包括data_gene模块里的moni_addr,这次实验现象没有...

SDRAM的verilog代码 下载积分:30 内容提示: module ...SDRAM 地址总线 // SDRAM 数据总线 SDRAM 时钟信号...控制模块 sys_ctrl //--- //...

输入关键字,在本站263万海量源码库中尽情搜索: 帮助 [SDRAM_Verilog.zip] - 本源码由Verilog语言编写,用硬件实现SDRAM的读写和存储数据功能,包括SDRAM的控制模块...

模块用于配合应用软件接受上位机命令及返回采集数据。...代码 Verilog代码 SDR SDRAM控制器2 标准SRD SDRAM...时候给出线索指出要看什么地方警告你注意合并问题并...

用Verilog 写的SDRAM控制器实现读写功能,没出现像,求帮忙看看,多谢。来源:转载网络 作者: lss1776 module sdram_0 ( // input reset, clk, in_data, //...

写/读,突发长度为8的时候,读出的数据顺序有问题。...0...data_check8的always模块中,对于这个赋值又是...下一篇基于Verilog的SDRAM控制器---本版代码有错误 ...

本文介绍了SDRAM 控制器的Verilog 设计,并给出了...Register 定义和SDRAM 的命令看对应Sdram 的数据手册...就算读写资料只有一个也要先 下命令才可以用,为了...